Just leave the stubs here and use other cpu-specific files.
git-svn-id: file:///srv/svn/repos/haiku/haiku/trunk@37342 a95241bf-73f2-0310-859d-f6bbb57e9c96
This commit is contained in:
François Revol
@@ -19,6 +19,9 @@ KernelMergeObject boot_arch_$(TARGET_ARCH).o :
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uart.cpp
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uart.cpp
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arch_elf.cpp
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arch_elf.cpp
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||||||
arch_video.cpp
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arch_video.cpp
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||||||
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arch_video_920.cpp
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||||||
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arch_video_pxa.cpp
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|
arch_video_omap3.cpp
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$(librootArchObjects)
|
$(librootArchObjects)
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: -fno-pic
|
: -fno-pic
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||||||
:
|
:
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@@ -38,483 +38,7 @@ extern "C" addr_t mmu_map_physical_memory(addr_t physicalAddress, size_t size, u
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#if BOARD_CPU_PXA270
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#if !BOARD_CPU_PXA270 && !BOARD_CPU_OMAP3 && !BOARD_CPU_ARM920T
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// #pragma mark -
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||||||
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extern void *gFrameBufferBase;
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||||||
static struct pxa27x_lcd_dma_descriptor sVideoDMADesc;
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||||||
static uint32 scratch[128] __attribute__((aligned(16)));
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||||||
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||||||
status_t
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||||||
arch_probe_video_mode(void)
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||||||
{
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||||||
dprintf("%s()\n", __FUNCTION__);
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||||||
uint32 bppCode, pixelFormat;
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||||||
struct pxa27x_lcd_dma_descriptor *dma;
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||||||
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// check if LCD controller is enabled
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||||||
if (!(read_io_32(LCCR0) | 0x00000001))
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return B_NO_INIT;
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||||||
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||||||
pixelFormat = bppCode = read_io_32(LCCR3);
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||||||
bppCode = (bppCode >> 26) & 0x08 | (bppCode >> 24) & 0x07;
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||||||
pixelFormat >>= 30;
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||||||
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||||||
dma = (struct pxa27x_lcd_dma_descriptor *)(read_io_32(FDADR0) & ~0x0f);
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||||||
if (!dma)
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||||||
return B_ERROR;
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||||||
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||||||
switch (bppCode) {
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||||||
case 2:
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gKernelArgs.frame_buffer.depth = 4;
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||||||
break;
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||||||
case 3:
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||||||
gKernelArgs.frame_buffer.depth = 8;
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||||||
break;
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||||||
case 4:
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||||||
gKernelArgs.frame_buffer.depth = 16;
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||||||
break;
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||||||
case 9:
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||||||
case 10:
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||||||
gKernelArgs.frame_buffer.depth = 32; // RGB888
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break;
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defaut:
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return B_ERROR;
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}
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||||||
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||||||
gKernelArgs.frame_buffer.physical_buffer.start = (dma->fdadr & ~0x0f);
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||||||
gKernelArgs.frame_buffer.width = (read_io_32(LCCR1) & ((1 << 10) - 1)) + 1;
|
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||||||
gKernelArgs.frame_buffer.height = (read_io_32(LCCR2) & ((1 << 10) - 1)) + 1;
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||||||
gKernelArgs.frame_buffer.bytes_per_row = gKernelArgs.frame_buffer.width
|
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||||||
* sizeof(uint32);
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||||||
gKernelArgs.frame_buffer.physical_buffer.size = gKernelArgs.frame_buffer.width
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||||||
* gKernelArgs.frame_buffer.height
|
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||||||
* gKernelArgs.frame_buffer.depth / 8;
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||||||
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||||||
dprintf("video mode: %ux%ux%u\n", gKernelArgs.frame_buffer.width,
|
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||||||
gKernelArgs.frame_buffer.height, gKernelArgs.frame_buffer.depth);
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||||||
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||||||
gKernelArgs.frame_buffer.enabled = true;
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||||||
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||||||
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||||||
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||||||
return B_OK;
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||||||
}
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||||||
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||||||
status_t
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||||||
arch_set_video_mode(int width, int height, int depth)
|
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||||||
{
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||||||
dprintf("%s(%d, %d, %d)\n", __FUNCTION__, width, height, depth);
|
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||||||
status_t err;
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||||||
void *fb;
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||||||
uint32 fbSize = width * height * depth / 8;
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||||||
//fb = malloc(800*600*4 + 16 - 1);
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||||||
//fb = (void *)(((uint32)fb) & ~(0x0f));
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||||||
//fb = scratch - 800;
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||||||
//fb = (void *)0xa0000000;
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||||||
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||||||
// gFrameBufferBase = scratch - 800;
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||||||
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||||||
#if 1
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||||||
gFrameBufferBase = (void *)0xa4000000;
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||||||
gKernelArgs.frame_buffer.physical_buffer.start = (addr_t)gFrameBufferBase;
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||||||
#endif
|
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||||||
#if 0
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||||||
if (!gFrameBufferBase) {
|
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||||||
//XXX: realloc if larger !!!
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||||||
err = platform_allocate_region(&gFrameBufferBase, fbSize, 0, false);
|
|
||||||
dprintf("error %08x\n", err);
|
|
||||||
if (err < B_OK)
|
|
||||||
return err;
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||||||
gKernelArgs.frame_buffer.physical_buffer.start = (addr_t)gFrameBufferBase;
|
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||||||
/*
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||||||
gFrameBufferBase = (void *)mmu_map_physical_memory(
|
|
||||||
0xa8000000, fbSize, 0);
|
|
||||||
if (gFrameBufferBase == NULL)
|
|
||||||
return B_NO_MEMORY;
|
|
||||||
gKernelArgs.frame_buffer.physical_buffer.start = (addr_t)gFrameBufferBase;//0xa8000000;
|
|
||||||
*/
|
|
||||||
}
|
|
||||||
#endif
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||||||
fb = gFrameBufferBase;
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||||||
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||||||
dprintf("fb @ %p\n", fb);
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||||||
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||||||
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||||||
sVideoDMADesc.fdadr = ((uint32)&sVideoDMADesc & ~0x0f) | 0x01;
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||||||
sVideoDMADesc.fsadr = (uint32)(fb) & ~0x0f;
|
|
||||||
sVideoDMADesc.fidr = 0;
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||||||
sVideoDMADesc.ldcmd = fbSize;
|
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||||||
|
|
||||||
// if not already enabled, set a default mode
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||||||
if (!(read_io_32(LCCR0) & 0x00000001)) {
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||||||
int bpp = 0x09; // 24 bpp
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||||||
int pdfor = 0x3; // Format 4: RGB888 (no alpha bit)
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||||||
dprintf("Setting video mode\n");
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||||||
switch (depth) {
|
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||||||
case 4:
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||||||
bpp = 2;
|
|
||||||
break;
|
|
||||||
case 8:
|
|
||||||
bpp = 3;
|
|
||||||
break;
|
|
||||||
case 16:
|
|
||||||
bpp = 3;
|
|
||||||
break;
|
|
||||||
case 32:
|
|
||||||
bpp = 9;
|
|
||||||
pdfor = 0x3;
|
|
||||||
break;
|
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||||||
default:
|
|
||||||
return EINVAL;
|
|
||||||
}
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||||||
write_io_32(LCCR1, (0 << 0) | (width - 1));
|
|
||||||
write_io_32(LCCR2, (0 << 0) | (height - 1));
|
|
||||||
write_io_32(LCCR3, (pdfor << 30) | ((bpp >> 3) << 29) | ((bpp & 0x07) << 24));
|
|
||||||
write_io_32(FDADR0, sVideoDMADesc.fdadr);
|
|
||||||
write_io_32(LCCR0, read_io_32(LCCR0) | 0x01800001); // no ints +ENB
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|
||||||
write_io_32(FBR0, sVideoDMADesc.fdadr);
|
|
||||||
dumpr(LCCR0);
|
|
||||||
dumpr(LCCR1);
|
|
||||||
dumpr(LCCR2);
|
|
||||||
dumpr(LCCR3);
|
|
||||||
dumpr(LCCR4);
|
|
||||||
} else
|
|
||||||
return EALREADY; // for now
|
|
||||||
|
|
||||||
// clear the video memory
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|
||||||
memset((void *)fb, 0, fbSize);
|
|
||||||
|
|
||||||
// XXX test pattern
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|
||||||
for (int i = 0; i < 128; i++) {
|
|
||||||
((uint32 *)fb)[i+16] = 0x000000ff << ((i%4) * 8);
|
|
||||||
scratch[i] = 0x000000ff << ((i%4) * 8);
|
|
||||||
}
|
|
||||||
|
|
||||||
// update framebuffer descriptor
|
|
||||||
return arch_probe_video_mode();
|
|
||||||
}
|
|
||||||
|
|
||||||
|
|
||||||
status_t
|
|
||||||
arch_set_default_video_mode()
|
|
||||||
{
|
|
||||||
dprintf("%s()\n", __FUNCTION__);
|
|
||||||
return arch_set_video_mode(800, 600, 32);
|
|
||||||
}
|
|
||||||
|
|
||||||
|
|
||||||
#elif BOARD_CPU_OMAP3
|
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||||||
// #pragma mark -
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||||||
|
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||||||
#include "graphics/omap/omap3_regs.h"
|
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||||||
|
|
||||||
extern void *gFrameBufferBase;
|
|
||||||
|
|
||||||
struct video_mode {
|
|
||||||
short width, height;
|
|
||||||
const char *name;
|
|
||||||
uint32 dispc_timing_h;
|
|
||||||
uint32 dispc_timing_v;
|
|
||||||
uint32 dispc_divisor;
|
|
||||||
uint32 dss_divisor;
|
|
||||||
};
|
|
||||||
|
|
||||||
// Master clock (PLL4) is 864 Mhz, and changing it is a pita since it
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|
||||||
// cascades to other devices.
|
|
||||||
// Pixel clock is 864 / cm_clksel_dss.dss1_alwan_fclk / dispc_divisor.divisor.pcd
|
|
||||||
// So most of these modes are just approximate (1280x1024 is correct)
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|
||||||
// List must be in ascending order.
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|
||||||
struct video_mode modes[] = {
|
|
||||||
{
|
|
||||||
640, 480, "640x480-71",
|
|
||||||
(128 << DISPCB_HBP) | (24 << DISPCB_HFP) | (40 << DISPCB_HSW),
|
|
||||||
(28 << DISPCB_VBP) | (9 << DISPCB_VFP) | (3 << DISPCB_VSW),
|
|
||||||
2, 14
|
|
||||||
},
|
|
||||||
{
|
|
||||||
800, 600, "800x600-59",
|
|
||||||
(88 << DISPCB_HBP) | (40 << DISPCB_HFP) | (128 << DISPCB_HSW),
|
|
||||||
(23 << DISPCB_VBP) | (1 << DISPCB_VFP) | (4 << DISPCB_VSW),
|
|
||||||
2, 11
|
|
||||||
},
|
|
||||||
{
|
|
||||||
1024, 768, "1024x768-61",
|
|
||||||
(160 << DISPCB_HBP) | (24 << DISPCB_HFP) | (136 << DISPCB_HSW),
|
|
||||||
(29 << DISPCB_VBP) | (3 << DISPCB_VFP) | (6 << DISPCB_VSW),
|
|
||||||
1, 13
|
|
||||||
},
|
|
||||||
{
|
|
||||||
1280, 1024, "1280x1024-60",
|
|
||||||
(248 << DISPCB_HBP) | (48 << DISPCB_HFP) | (112 << DISPCB_HSW),
|
|
||||||
(38 << DISPCB_VBP) | (1 << DISPCB_VFP) | (3 << DISPCB_VSW),
|
|
||||||
1, 8
|
|
||||||
},
|
|
||||||
};
|
|
||||||
|
|
||||||
|
|
||||||
static inline void setaddr(uint32 reg, unsigned int v)
|
|
||||||
{
|
|
||||||
*((volatile uint32 *)(reg)) = v;
|
|
||||||
}
|
|
||||||
|
|
||||||
|
|
||||||
static inline void modaddr(unsigned int reg, unsigned int m, unsigned int v)
|
|
||||||
{
|
|
||||||
uint32 o;
|
|
||||||
|
|
||||||
o = *((volatile uint32 *)(reg));
|
|
||||||
o &= ~m;
|
|
||||||
o |= v;
|
|
||||||
*((volatile uint32 *)(reg)) = o;
|
|
||||||
}
|
|
||||||
|
|
||||||
|
|
||||||
static inline void setreg(uint32 base, unsigned int reg, unsigned int v)
|
|
||||||
{
|
|
||||||
*((volatile uint32 *)(base+reg)) = v;
|
|
||||||
}
|
|
||||||
|
|
||||||
|
|
||||||
static inline uint32 readreg(uint32 base, unsigned int reg)
|
|
||||||
{
|
|
||||||
return *((volatile uint32 *)(base+reg));
|
|
||||||
}
|
|
||||||
|
|
||||||
|
|
||||||
static inline void modreg(uint32 base, unsigned int reg, unsigned int m, unsigned int v)
|
|
||||||
{
|
|
||||||
uint32 o;
|
|
||||||
|
|
||||||
o = *((volatile uint32 *)(base+reg));
|
|
||||||
o &= ~m;
|
|
||||||
o |= v;
|
|
||||||
*((volatile uint32 *)(base+reg)) = o;
|
|
||||||
}
|
|
||||||
|
|
||||||
|
|
||||||
// init beagle gpio for video
|
|
||||||
static void omap_beagle_init(void)
|
|
||||||
{
|
|
||||||
// setup GPIO stuff, i can't find any references to these
|
|
||||||
setreg(GPIO1_BASE, GPIO_OE, 0xfefffedf);
|
|
||||||
setreg(GPIO1_BASE, GPIO_SETDATAOUT, 0x01000120);
|
|
||||||
// DVI-D is enabled by GPIO 170?
|
|
||||||
}
|
|
||||||
|
|
||||||
|
|
||||||
static void omap_clock_init(void)
|
|
||||||
{
|
|
||||||
// sets pixel clock to 72MHz
|
|
||||||
|
|
||||||
// sys_clk = 26.0 Mhz
|
|
||||||
// DPLL4 = sys_clk * 432 / 13 = 864
|
|
||||||
// DSS1_ALWON_FCLK = 864 / 6 = 144
|
|
||||||
// Pixel clock (DISPC_DIVISOR) = 144 / 2 = 72Mhz
|
|
||||||
// and also VENC clock = 864 / 16 = 54MHz
|
|
||||||
|
|
||||||
// The clock multiplier/divider cannot be changed
|
|
||||||
// without affecting other system clocks - do don't.
|
|
||||||
|
|
||||||
// pll4 clock multiplier/divider
|
|
||||||
setaddr(CM_CLKSEL2_PLL, (432 << 8) | 12);
|
|
||||||
// tv clock divider, dss1 alwon fclk divider
|
|
||||||
setaddr(CM_CLKSEL_DSS, (16 << 8) | 6);
|
|
||||||
// core/peripheral PLL to 1MHz
|
|
||||||
setaddr(CM_CLKEN_PLL, 0x00370037);
|
|
||||||
}
|
|
||||||
|
|
||||||
|
|
||||||
static void omap_dss_init(void)
|
|
||||||
{
|
|
||||||
setreg(DSS_BASE, DSS_SYSCONFIG, DSS_AUTOIDLE);
|
|
||||||
// Select DSS1 ALWON as clock source
|
|
||||||
setreg(DSS_BASE, DSS_CONTROL, DSS_VENC_OUT_SEL | DSS_DAC_POWERDN_BGZ | DSS_DAC_DEMEN | DSS_VENC_CLOCK_4X_ENABLE);
|
|
||||||
}
|
|
||||||
|
|
||||||
|
|
||||||
static void omap_dispc_init(void)
|
|
||||||
{
|
|
||||||
uint32 DISPC = DISPC_BASE;
|
|
||||||
|
|
||||||
setreg(DISPC, DISPC_SYSCONFIG,
|
|
||||||
DISPC_MIDLEMODE_SMART
|
|
||||||
| DISPC_SIDLEMODE_SMART
|
|
||||||
| DISPC_ENWAKEUP
|
|
||||||
| DISPC_AUTOIDLE);
|
|
||||||
|
|
||||||
setreg(DISPC, DISPC_CONFIG, DISPC_LOADMODE_FRAME);
|
|
||||||
|
|
||||||
// LCD default colour = black
|
|
||||||
setreg(DISPC, DISPC_DEFAULT_COLOR0, 0x000000);
|
|
||||||
|
|
||||||
setreg(DISPC, DISPC_POL_FREQ,
|
|
||||||
DISPC_POL_IPC
|
|
||||||
| DISPC_POL_IHS
|
|
||||||
| DISPC_POL_IVS
|
|
||||||
| (2<<DISPCB_POL_ACBI)
|
|
||||||
| (8<<DISPCB_POL_ACB));
|
|
||||||
|
|
||||||
// Set pixel clock divisor = 2
|
|
||||||
setreg(DISPC, DISPC_DIVISOR,
|
|
||||||
(1<<DISPCB_DIVISOR_LCD)
|
|
||||||
| (2<<DISPCB_DIVISOR_PCD));
|
|
||||||
|
|
||||||
// Disable graphical output
|
|
||||||
setreg(DISPC, DISPC_GFX_ATTRIBUTES, 0);
|
|
||||||
|
|
||||||
// Turn on the LCD output
|
|
||||||
setreg(DISPC, DISPC_CONTROL,
|
|
||||||
DISPC_GPOUT1
|
|
||||||
| DISPC_GPOUT0
|
|
||||||
| DISPC_TFTDATALINES_24
|
|
||||||
| DISPC_STDITHERENABLE
|
|
||||||
| DISPC_GOLCD
|
|
||||||
| DISPC_STNTFT
|
|
||||||
| DISPC_LCDENABLE
|
|
||||||
);
|
|
||||||
|
|
||||||
while ((readreg(DISPC, DISPC_CONTROL) & DISPC_GOLCD))
|
|
||||||
;
|
|
||||||
}
|
|
||||||
|
|
||||||
|
|
||||||
static void omap_set_lcd_mode(int w, int h) {
|
|
||||||
uint32 DISPC = DISPC_BASE;
|
|
||||||
unsigned int i;
|
|
||||||
struct video_mode *m;
|
|
||||||
|
|
||||||
dprintf("omap3: set_lcd_mode %d,%d\n", w, h);
|
|
||||||
|
|
||||||
for (i=0;i<sizeof(modes)/sizeof(modes[0]);i++) {
|
|
||||||
if (w <= modes[i].width
|
|
||||||
&& h <= modes[i].height)
|
|
||||||
goto found;
|
|
||||||
}
|
|
||||||
i -= 1;
|
|
||||||
found:
|
|
||||||
m = &modes[i];
|
|
||||||
|
|
||||||
dprintf("omap3: found mode[%s]\n", m->name);
|
|
||||||
|
|
||||||
setreg(DISPC, DISPC_SIZE_LCD, (m->width - 1) | ((m->height-1) << 16));
|
|
||||||
setreg(DISPC, DISPC_TIMING_H, m->dispc_timing_h);
|
|
||||||
setreg(DISPC, DISPC_TIMING_V, m->dispc_timing_v);
|
|
||||||
|
|
||||||
modreg(DISPC, DISPC_DIVISOR, 0xffff, m->dispc_divisor);
|
|
||||||
modaddr(CM_CLKSEL_DSS, 0xffff, m->dss_divisor);
|
|
||||||
|
|
||||||
// Tell hardware to update, and wait for it
|
|
||||||
modreg(DISPC, DISPC_CONTROL,
|
|
||||||
DISPC_GOLCD,
|
|
||||||
DISPC_GOLCD);
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||||||
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while ((readreg(DISPC, DISPC_CONTROL) & DISPC_GOLCD))
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;
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}
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static void omap_attach_framebuffer(void *data, int width, int height, int depth)
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{
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uint32 DISPC = DISPC_BASE;
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||||||
uint32 gsize = ((height-1)<<16) | (width-1);
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||||||
dprintf("omap3: attach bitmap (%d,%d) %p to screen\n", width, height, data);
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||||||
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||||||
setreg(DISPC, DISPC_GFX_BA0, (uint32)data);
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||||||
setreg(DISPC, DISPC_GFX_BA1, (uint32)data);
|
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||||||
setreg(DISPC, DISPC_GFX_POSITION, 0);
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||||||
setreg(DISPC, DISPC_GFX_SIZE, gsize);
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||||||
setreg(DISPC, DISPC_GFX_FIFO_THRESHOLD, (0x3ff << 16) | 0x3c0);
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||||||
setreg(DISPC, DISPC_GFX_ROW_INC, 1);
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||||||
setreg(DISPC, DISPC_GFX_PIXEL_INC, 1);
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||||||
setreg(DISPC, DISPC_GFX_WINDOW_SKIP, 0);
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||||||
setreg(DISPC, DISPC_GFX_ATTRIBUTES,
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DISPC_GFXFORMAT_RGB16
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| DISPC_GFXBURSTSIZE_16x32
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| DISPC_GFXENABLE);
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// Tell hardware to update, and wait for it
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modreg(DISPC, DISPC_CONTROL,
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||||||
DISPC_GOLCD,
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||||||
DISPC_GOLCD);
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||||||
while ((readreg(DISPC, DISPC_CONTROL) & DISPC_GOLCD))
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||||||
;
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||||||
}
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static void omap_init(void) {
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dprintf("omap3: video_init()\n");
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setreg(DISPC_BASE, DISPC_IRQENABLE, 0x00000);
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||||||
setreg(DISPC_BASE, DISPC_IRQSTATUS, 0x1ffff);
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||||||
omap_beagle_init();
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omap_clock_init();
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omap_dss_init();
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omap_dispc_init();
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}
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status_t
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arch_probe_video_mode(void)
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{
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gKernelArgs.frame_buffer.depth = 16;
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||||||
gKernelArgs.frame_buffer.width = 1024;
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|
||||||
gKernelArgs.frame_buffer.height = 768;
|
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||||||
gKernelArgs.frame_buffer.bytes_per_row = gKernelArgs.frame_buffer.width * 2;
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|
||||||
gKernelArgs.frame_buffer.physical_buffer.size = gKernelArgs.frame_buffer.width
|
|
||||||
* gKernelArgs.frame_buffer.height
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||||||
* gKernelArgs.frame_buffer.depth / 8;
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#if 0
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||||||
if (!gFrameBufferBase) {
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int err = platform_allocate_region(&gFrameBufferBase, gKernelArgs.frame_buffer.physical_buffer.size, 0, false);
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||||||
if (err < B_OK) return err;
|
|
||||||
gKernelArgs.frame_buffer.physical_buffer.start = (addr_t)gFrameBufferBase;
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||||||
dprintf("video framebuffer: %p\n", gFrameBufferBase);
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||||||
}
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||||||
#else
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||||||
gFrameBufferBase = (void *)0x88000000;
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||||||
gKernelArgs.frame_buffer.physical_buffer.start = (addr_t)gFrameBufferBase;
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|
||||||
#endif
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||||||
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||||||
dprintf("video mode: %ux%ux%u\n", gKernelArgs.frame_buffer.width,
|
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||||||
gKernelArgs.frame_buffer.height, gKernelArgs.frame_buffer.depth);
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||||||
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||||||
gKernelArgs.frame_buffer.enabled = true;
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||||||
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||||||
omap_init();
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||||||
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||||||
return B_OK;
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||||||
}
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status_t
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||||||
arch_set_video_mode(int width, int height, int depth)
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||||||
{
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||||||
dprintf("arch_set_video_mode %d,%d @ %d\n", width, height, depth);
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||||||
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||||||
omap_set_lcd_mode(width, height);
|
|
||||||
omap_attach_framebuffer(gFrameBufferBase, width, height, depth);
|
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||||||
|
|
||||||
return B_OK;
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||||||
}
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||||||
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||||||
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||||||
status_t
|
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||||||
arch_set_default_video_mode()
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||||||
{
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||||||
dprintf("arch_set_default_video_mode()\n");
|
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||||||
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||||||
return arch_set_video_mode(1024, 768, 16);
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|
||||||
}
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||||||
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||||||
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#else
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// #pragma mark -
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// #pragma mark -
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@@ -542,5 +66,3 @@ arch_set_default_video_mode()
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#endif
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#endif
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